การระดมทุน วันที่ 15 กันยายน 2024 – วันที่ 1 ตุลาคม 2024
เกี่ยวกับการระดมทุน
ค้นหาหนังสือ
หนังสือ
การระดมทุน:
59.4% เพิ่มขึ้น
ลงชื่อเข้าใช้
ลงชื่อเข้าใช้
เพื่อเข้าถึงฟีเจอร์เพิ่มเติม
คำแนะนำส่วนตัว
บอท Telegram
ประวัติการดาวน์โหลด
ส่งไปยังอีเมล หรือ Kindle
จัดการรายการในบุ๊กลิสต์
บันทึกในรายการโปรด
ส่วนตัว
คำร้องขอเพิ่มหนังสือ
น่าสนใจ
Z-Recommend
รายชื่อหนังสือ
ได้รับความนิยมมากที่สุด
หมวดหมู่
การมีส่วนร่วม
บริจาค
รายการที่อัพโหลด
Litera Library
บริจาคหนังสือกระดาษ
เพิ่มหนังสือกระดาษ
Search paper books
จุด LITERA Point ของฉัน
ค้นหาคีย์เวิร์ด
Main
ค้นหาคีย์เวิร์ด
search
1
Prozessorentwurf mit Verilog HDL: Modellierung und Synthese von Prozessormodellen
De Gruyter Oldenbourg
Dieter Wecker
clk
mikroprozessor
clr
input
opc
modellierung
output
einheit
verilog
opcode
abb
akku
systems
module
multiplexer
sysbus
zeigt
entwurf
befehle
modell
daten
slice
speicher
simulation
memory
befehl
operationswerk
q_out
synthese
next_state
ansteuervektor
data_im
endmodule
reset
ar_q
registers
verwendet
mr_q
steuerwerk
cycle
jump
pc_q
mhz
ausgang
a_q
schaltung
testbench
folgende
operationswerkes
shift
ปี:
2021
ภาษา:
german
ไฟล์:
PDF, 6.71 MB
แท็กของคุณ:
0
/
0
german, 2021
2
Prozessorentwurf: Von der Planung bis zum Prototyp
De Gruyter Oldenbourg
Dieter Wecker
std_logic
opc
downto
std_logic_vector
clr
clk
vhdl
sreg0
signal
port
sysbus
component
mikroprozessor
pc_q
abb
a_q
map
ʌ
einheit
befehl
sreg
declaration
ar_q
elsif
befehle
daten
architecture
entwurf
akku
systems
mr_q
komponenten
ausgang
ipv
speicher
mpu16a
oprec
datentransfer
q_a
opcode
verwendet
beschreibung
input
mpu12
jump
modellierung
output
akku_b
flags
ansteuervektor
ปี:
2015
ภาษา:
german
ไฟล์:
PDF, 3.18 MB
แท็กของคุณ:
0
/
0
german, 2015
3
Prozessorentwurf mit VHDL: Modellierung und Synthese eines 12-Bit-Mikroprozessors
De Gruyter Oldenbourg
Dieter Wecker
std_logic
downto
clr
std_logic_vector
clk
vhdl
signal
port
mikroprozessor
component
opc
declaration
sysbus
architecture
map
abb
sreg0
modell
systems
operationswerk
einheit
oprec
modellierung
entwurf
simulation
a_q
ipr_d
ipv
steuerwerk
komponenten
mr_q
synthese
verwendet
erstellt
pc_q
folgende
opr_q
library
speicher
akku
ar_q
ipreq
opv
op_z
ieee.std_logic_1164
op_s
op_c
mhz
daten
zeigt
ปี:
2018
ภาษา:
german
ไฟล์:
PDF, 3.32 MB
แท็กของคุณ:
0
/
0
german, 2018
1
ติดตาม
ลิงก์นี้
หรือค้นหาบอท "@BotFather" บน Telegram
2
ส่งคำสั่ง /newbot
3
ระบุชื่อสำหรับแชทบอทของคุณ
4
เลือกชื่อผู้ใช้สำหรับบอท
5
คัดลอกข้อความล่าสุดทั้งหมดจาก BotFather แล้ววางที่นี่
×
×